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SystemVerilogアサーション・ハンドブック

Ben Cohen, Srinivasan Venkataramanan, Ajeetha Kumari著 ; 三橋明城男 [ほか] 共訳. -- 丸善, 2006. <BB10048618>
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Ben Cohen, Srinivasan Venkataramanan, Ajeetha Kumari著 ; 三橋明城男 [ほか] 共訳. -- 丸善, 2006. <BB10048618>
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No. 巻号 所蔵館 配置場所 請求記号 資料ID 禁帯出区分 状態 返却予定日 予約
0001 広国呉 広呉図書1F 549.7||C 30564133 帯出可 0件
No. 0001
巻号
所蔵館 広国呉
配置場所 広呉図書1F
請求記号 549.7||C
資料ID 30564133
禁帯出区分 帯出可
状態
返却予定日
予約 0件
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書誌詳細

タイトル／著者 SystemVerilogアサーション・ハンドブック / Ben Cohen, Srinivasan Venkataramanan, Ajeetha Kumari著 ; 三橋明城男 [ほか] 共訳
System Verilog アサーション ハンドブック
出版・頒布事項 東京 : 丸善 , 2006.1
形態事項 xliii, 367p ; 21cm
巻号情報
ISBN 4621076124
その他の標題 原タイトル:System Verilog assertions handbook : for formal and dynamic verification
その他の標題 異なりアクセスタイトル:SystemVerilogアサーションハンドブック
System Verilog アサーション ハンドブック
注記 「Verilog/VHDL設計でのPSL/Sugar入門」 の続刊
注記 その他の共訳者: 朽木順一, 茂木幸夫, 小笠原敦, 明石貴昭
学情ID BA75371267
本文言語コード 日本語
著者標目リンク Cohen, Ben, 1945- <AU30029630>
著者標目リンク Venkataramanan, Srinivasan <>
著者標目リンク Kumari, Ajeetha <>
著者標目リンク 三橋, 明城男
ミツハシ, アキオ <>
件名標目等 集積回路||シュウセキカイロ
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