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HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計

深山正幸 [ほか] 著. -- 共立出版, 1999. <BB99627593>
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深山正幸 [ほか] 著. -- 共立出版, 1999. <BB99627593>
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No. 巻号 所蔵館 配置場所 請求記号 資料ID 禁帯出区分 状態 返却予定日 予約
0001 広国呉 広呉書庫1Ｆ 549.7||H 30160511 帯出可 0件
No. 0001
巻号
所蔵館 広国呉
配置場所 広呉書庫1Ｆ
請求記号 549.7||H
資料ID 30160511
禁帯出区分 帯出可
状態
返却予定日
予約 0件
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書誌詳細

タイトル／著者 HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計 / 深山正幸 [ほか] 著
HDL ニ ヨル VLSI セッケイ : Verilog HDL ト VHDL ニ ヨル CPU セッケイ
出版・頒布事項 東京 : 共立出版 , 1999.6
形態事項 vii, 201p ; 24cm
巻号情報
ISBN 4320029348
注記 参考図書: p[197]-198
注記 その他の著者: 北川章夫, 秋田純一, 鈴木正國
学情ID BA42033178
本文言語コード 日本語
著者標目リンク 深山, 正幸(1966-)||ミヤマ, マサユキ <AU10039279>
著者標目リンク 北川, 章夫(1961-)||キタガワ, アキオ <AU10039281>
著者標目リンク 秋田, 純一(1970-)||アキタ, ジュンイチ <AU10039283>
著者標目リンク 鈴木, 正國(1939-)||スズキ, マサクニ <AU10039284>
件名標目等 集積回路||シュウセキカイロ
件名標目等 集積回路||シュウセキカイロ
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